Intelin 10 nanometrin prosessi: se on enemmän kuin pelkkä sirujen skaalaaminen

Eilen sarjan esityksissä Intel antoi paljon lisätietoja tulevasta 10 nanometrin prosessistaan ​​edistyneiden prosessorien valmistamiseksi, julkisti uuden 22 nm: n FinFET-prosessin, joka on suunniteltu alhaisemman virrankulutuksen ja edullisemmille laitteille, ehdotti uutta metriikkaa sirusolmujen vertailemiseksi ja työnsi yleensä ajatus siitä, että "Mooren laki on elossa ja hyvin." Minusta erottui eniten ajatus, että vaikka prosessoreiksi tulee edelleen tiheämpi , uusien prosessisolmujen vaikeus ja kustannukset pakottavat kokonaan harkitsemaan, kuinka sirut suunnitellaan tulevaisuudessa.

Mark Bohr, Intel Senior kaveri ja prosessiarkkitehtuurin ja integraation johtaja, antoi Intelin tavanomaiselle äänestykselle kuinka se johtaa puolijohdeteollisuutta prosessitekniikassa. Hänen mukaansa Intelillä on edelleen noin kolmen vuoden etumatka kilpailijoihinsa nähden, vaikka Samsungin ja TSMC: n kaltaiset siruvalimot ovatkin aloittamassa 10nm prosessien nimeämistä, ennen kuin Intelin 10nm-tuotteet tulevat markkinoille vuoden lopulla. Bohr sanoi, että Intel esitteli suurimman osan alan tärkeimmistä edistyksistä viimeisen 15 vuoden aikana, mukaan lukien kireät pii, korkeakiloiset metalliportit ja FinFET-transistorit (joita Intel kutsui alun perin Tri-Gateksi, vaikka se on sittemmin palannut käyttämään alan standardinimeä)..

Bohr kertoi, että kaikkien valmistajien käyttämät solmunumerot eivät ole enää merkityksellisiä, ja kehotti sen sijaan uutta mittausta, joka perustuu transistorien määrään jaettuna solualueella, NAND-solujen ollessa 60 prosenttia mittauksesta ja Scan Flip-Flop Loogiset solut, joiden lukumäärä on 40 prosenttia (on selvää, hän ei viittaa NAND-flash-muistisoluihin, vaan pikemminkin NAND- tai "negatiivisen JA" -logiikkaporttiin). Tämä antaa sinulle mittauksen transistoreissa neliömetriä kohti, ja Bohr osoitti kaavion, joka heijastaa Intelin parannuksia tällaisessa mittakaavassa: 3, 3 miljoonasta transistorista / mm ^{2 45} nm kohdalla - 37, 5 miljoonaan transistoriin / mm2 14 nm: llä ja siirtyessä yli 100 miljoonaan transistoriin / mm ² 10 nm: ssä.

Muutaman viime vuoden aikana Intel on käyttänyt porttien äänenkorkeuden logiikkakennojen korkeutta mittauksina, mutta Bohr sanoi, että tämä ei enää kata kaikkia Intelin edistysaskeleita. Hänen mukaansa toimenpide on edelleen hyvä suhteellinen menetelmä vertailu, mutta ei antanut kovaa numeroa.

Bohr sanoi, että vaikka solmujen välinen aika pidentyi - Intel ei enää pysty ottamaan käyttöön uusia solmuja kahden vuoden välein -, yritys pystyy saavuttamaan paremman kuin normaali alueen skaalaus, jota Intel kutsuu " hyper skaalaus "Hän näytti kaavion, joka osoitti, että Intel pystyi tekemään logiikka - alueelta 37 prosenttia edellisen solmun logiikka - alueen kokoa sekä 14 nm: n että 10 nm: n logiikan alueella.

Bohr huomautti, että prosessorin muut osat - etenkin staattinen hajasaantimuisti ja tulo- ja lähtöpiirit - eivät ole kutistuvat samalla nopeudella kuin loogiset transistorit. Kaiken kaikkiaan hän sanoi, että skaalauksen parannukset antavat Intelille mahdollisuuden ottaa siru, joka olisi vaatinut 100 mm ² aallonpituudella 45 nm, ja tehdä vastaavan sirun vain 7, 6 mm ² aallonpituudella 10 nm, olettaen, että ominaisuuksissa ei muutu. (Tietenkin, todellisessa maailmassa, jokainen seuraava sukupolvi siru lisää vielä ominaisuuksia.)

Stacy Smith, Intelin varatoimitusjohtaja, joka vastaa tuotannosta, toiminnoista ja myynnistä, sanoi, että lisäskaalaus on johtanut siihen, että vaikka solujen välinen aika kuluu kauemmin, entinen kaksivuotinen parannus edelliseen vuoteen verrattuna kadenssi tarjotaan ajan myötä.

Ruth Brain, Intel kaveri yhdysteknologian ja integraation johtaja, puhui yhtiön nykyisestä 14 nanometrin tekniikasta, joka aloitti tuotannon vuonna 2014, ja sanoi, että sen tiheys oli samankaltainen kuin 10 nm tuotteet, joita muut alkavat lähettää tänä vuonna.

Hän selitti kuinka tämä prosessi otti käyttöön " hyper skaalaus ", osittain käyttämällä tehokkaampaa monikuviointitekniikkaa hienompien ominaisuuksien luomiseen kuin noin 80 nm: n viivat, joita nykyiset 193 nm: n upotusskannerit voivat luoda yhdellä kertaa. Intel sanoi, että käyttämällä tekniikkaa, jota kutsutaan" itse kohdistuvaksi kaksoiskuviointiin " "(SADP), muiden valmistajien käyttämän Litho-Etch-Litho-Etch-menetelmän sijasta, se voi saada tarkempia ja johdonmukaisempia tuloksia, mikä johtaa parempiin satoihin ja suorituskykyyn.

Kaiken kaikkiaan Brain sanoi käyttävän hyper skaalaus tulokset ovat 1, 4 kertaa enemmän yksikköä dollaria kohti kuin perinteinen skaalaaminen mahdollistaisi, ja tämä johtaa suunnilleen vastaaviin säästöihin, jotka Intel olisi saanut, jos teollisuus olisi siirtynyt 300 mm: sta 450 mm: n piikiekkoihin (kytkin, joka oli laajasti keskusteltu, mutta näyttää siltä, ​​että siitä on luovuttu toistaiseksi).

Kaizad Mistry, yritysjohtaja ja logiikkateknologian kehittämisen apulaisjohtaja, selitti miten hyper skaalaus tekniikoita käytetään 10 nm: ssä, ja se antoi lisätietoja yrityksen 10 nm: n prosessista, jota hän kuvaili "täyden sukupolven eteen" muihin 10 nm tekniikoihin. Kaiken kaikkiaan hän sanoi, että 10 nm: n solmu parantaa joko suorituskykyä 25 prosentilla samalla teholla tai melkein 50 prosentilla tehon alenemista samalla suorituskyvyllä verrattuna 14 nm: n solmuun.

Mistry kuvaili Intelin prosessia käyttävän 54 nm: n portin sävelkorkeutta ja 272 nm: n solunkorkeutta sekä 34 nm: n fin-sävelkorkeutta ja 36 nm: n vähimmäismetallijakaumaa. Pohjimmiltaan hän sanoi, että tämä tarkoittaa, että evät ovat 25 prosenttia pitempiä ja 25 prosenttia tarkemmin etäisyydellä kuin 14 nm: ssä. Hänen mukaansa tämä on osittain saatu aikaan käyttämällä "itsesäätyviä quad-kuviointeja", ottamalla Intelin prosessi, joka on kehitetty 14 nm: n monikuviointiin, ja jatkamalla sitä edelleen, mahdollistaen puolestaan ​​pienemmät ominaisuudet. (Mutta huomautan, että tämä näyttää osoittavan, että portin sävelkorkeus ei muutu niin nopeasti kuin aiemmissa sukupolvissa.)

Kaksi uutta hyper skaalaus myös ennakot ovat auttaneet, hän sanoi. Ensimmäinen näistä on "yhteydenpito yli aktiivinen portti ", mikä tarkoittaa, että paikka, jossa portti ylittää a evä Transistorin luominen on nyt suoraan yläpuolella eikä vain sen alapuolella. Hänen mukaansa tämä antoi vielä 10 prosentin pinta-asteikon säteen skaalauksen yläpuolelle. Toista tekniikkaa, jota Mistry sanoi, oli käytetty aiemmin, mutta ei FinFET-transistorien kanssa, kutsutaan "yhdeksi tyhjäksi portiksi". Hän sanoi, että 14nm: n sukupolvessa Intelin transistoreilla on ollut täydet "tyhjät portit" kunkin logiikkakennon reunalla; 10nm: n kohdalla Mistry kuitenkin sanoi, että kummallakin reunalla on vain puoli nuken porttia. Tämä tarjoaa vielä 20 prosenttia tehokkaan pinta-alan skaalauksen edun, hän sanoi.

Yhdessä, Mistry sanoi, nämä tekniikat mahdollistavat 2, 7-kertaisen parannuksen transistorin tiheyteen ja antavat yritykselle mahdollisuuden tuottaa yli 100 miljoonaa transistoria neliömetriä kohti.

Ministeriö teki myös selväksi, että kuten 14nm: nkinkin, prosessisolmujen välisen ajan kasvava kesto on mahdollistanut yrityksen parantaa jokaista solmua hiukan vuodessa. Mistry kuvasi yleisesti suunnitelmat kahdelle ylimääräiselle 10 nm: n valmistussolmulle, joilla on parempi suorituskyky. (Pidin mielenkiintoisena - ja hieman huolestuttavana - että vaikka nämä kaaviot osoittavat 10 nm: n solmut, jotka vaativat selvästi vähemmän virtaa kuin 14 nm: n solmut, ne viittaavat siihen, että ensimmäiset 10 nm: n solmut eivät tarjoa yhtä paljon suorituskykyä kuin viimeisimmät 14 nm: n.)

Hän sanoi, että 10nm ++ -prosessi tuottaa vielä 15 prosenttia paremman suorituskyvyn samalla teholla tai 30 prosenttia tehon pienentämisellä samalla suorituskyvyllä kuin alkuperäinen 10nm-prosessi.

Myöhemmin asiakas- ja Internet-liiketoiminta- ja järjestelmäarkkitehtuuriryhmän presidentti Murthy Renduchintala oli selkeämpi ja sanoi, että ydintuotteiden tavoitteena on parantaa vuosittain paremmin kuin 15 prosenttia "vuotuisen tuotekadenssin" avulla.

Bohr palasi kuvaamaan uutta prosessia nimeltä 22 FFL, tarkoittaen 22 nm prosessointia käyttäen pienivuotoisia FinFET-tiedostoja. Hän sanoi, että tämä prosessi mahdollistaa jopa 100-kertaisen virranvuodon vähentämisen verrattuna tavanomaiseen tasomaiseen teknologia, ja olisi korkeampi tiheys kuin missään muussa 22 nm prosessissa sekä mahdollisuus parempaan suorituskykyiseen FinFET-prosessiin. Mielenkiintoista on, että sirun suunnittelussa voidaan käyttää kahta erityyppistä transistoria yhdessä sirussa; korkean suorituskyvyn transistorit esimerkiksi sovellusten käsittelyyn ja pienvuotoiset transistorit aina kytkettäviin piireihin.

Tämä voidaan suunnitella kilpailemaan muiden 22 nm prosessien, kuten Global Foundriesin 22 nm FDX (pii-on-insulator) prosessin kanssa. Ajatuksena näyttää olevan, että käymällä 22 nm: n matkalla voit välttää tuplakuvioinnin ja ylimääräiset kustannukset, joita tiukemmat solmut vaativat, mutta saavuttaa silti hyvä suorituskyky.

Renduchintala puhui siitä, kuinka integroidulla laitevalmistajana (IDM) - yrityksenä, joka sekä suunnittelee prosessoreita että valmistaa niitä - Intelillä on etuna "fuusio prosessitekniikan ja tuotekehityksen välillä". Yhtiö pystyy valitsemaan monen tyyppisiä IP- ja prosessitekniikoita, mukaan lukien poraus transistorit, jotka sopivat jokaiseen osaan sen suunnittelusta, hän sanoi.

Mielenkiintoisimpana piti hänen keskustelua siitä, kuinka prosessorisuunnittelu oli siirtymässä perinteisestä monoliittisesta ytimestä "sekoita ja vastaa" -malliin. Idea heterogeenisistä ytimistä ei ole mitään uutta, mutta ajatus siitä, että prosessorin eri osat voidaan rakentaa muottimeen käyttämällä erilaisia ​​prosesseja, jotka kaikki on kytketty toisiinsa, voi olla suuri muutos.

Tämän käyttöönotto on sulautettu moniliitäntäinen silta (EMIB), jonka Intel aloitti toimittamisen viimeaikaisilla Stratix 10 FPGA -teknologioillaan ja keskusteli tulevien Xeon-palvelintuotteiden käytöstä äskettäisellä sijoittajapäivänään.

Renduchintala kuvasi tulevaisuuden maailmaa, jossa prosessorissa saattaa olla CPU- ja GPU-ytimiä, jotka on tuotettu uusimmissa ja tiheimmissä prosesseissa. Asiat, kuten IO-komponentit ja tietoliikenne, eivät hyödy niin paljon suuremmasta tiheydestä. päällä aikaisempaa prosessia ja muita asioita jopa vanhemmilla solmuilla. Kaikki nämä suuttimet yhdistetään käyttämällä tätä EMIB-siltaa, joka mahdollistaa nopeammat yhteydet kuin perinteiset monisirpaketit, mutta on halvempaa verrattuna piin välijaineen käyttöön.

Jos kaikki nämä asiat toteutuvat, koko uusien prosessorien kehys voi muuttua. Saatamme siirtyä kohti uuden prosessorin valmistamista kokonaan uudelle prosessille parin vuoden välein maailma johon sisältyy prosessitekniikan huomattavasti asteittaisempi muutos vain sirun osissa. Tämä avaa myös mahdollisuuden lisätä paljon muita asioita itse siruun integroimalla enemmän IO: ta komponentteja, erityyppiseen muistiin. Pitkällä aikavälillä tämä voi merkitä suuria muutoksia sirujen ja niiden käyttämien järjestelmien toiminnassa.

Michael J. Miller on yksityisen sijoituspalveluyrityksen Ziff Brothers Investmentsin pääjohtaja. Miller, joka oli PC Magazine -lehden päätoimittaja vuosina 1991-2005, kirjoittaa tämän blogin PCMag.com-sivustolle kertoakseen ajatuksiaan tietokoneisiin liittyvistä tuotteista. Tässä blogissa ei tarjota sijoitusneuvoja. Kaikista velvollisuuksista luovutaan. Miller työskentelee erikseen yksityiselle sijoituspalveluyritykselle, joka voi milloin tahansa sijoittaa yrityksiin, joiden tuotteista keskustellaan tässä blogissa, eikä arvopaperikauppoja julkisteta.